电子制造业从诞生的第一天起就和产品电气失效这一梦魇形影不离。电气失效也许只是因为PCB上一个晶体管被击穿而造成，直接损失不过区区几毛钱，而一旦有问题的电子系统在飞行、医疗监护等环境中出错，损失却是灾难性的!对于普通民用电子产品制造商来说，他们也许不必为灾难性后果而担心，但在竞争激烈的市场上，质量和可靠性差的产品虽然可以一时蒙混消费者，但却难免被市场淘汰的结局。

　　经历几十年和电气失效的较量，电子制造业界目前已经大体了解了主要的电气失效机制以及这些问题是如何在产品的设计、制造和生产测试中被引进的，一些有效的经验规则也已被证明非常有效，但由于人类天性中的惰性和疏忽，一些基本常识和规则不得不需要重复提醒并纳入生产管理的体制中加以执行。此外，随着技术和新材料的进步，有关电气失效这一老问题还会面临新的挑战，如高密度PCB板采用低电压芯片使得产品在生产和测试中会面临更大的ESD(静电放电)和EOS(电气过应力)风险。

　　制造过程PCB电气失效主要原因

　　伟创力公司技术开发副总裁同时也是表面贴装技术协会(SMTA)国际委员会副主席的Sammy Yi总结了PCB组装过程中可能的电气失效来源，他说：“PCB组装和测试的电气失效来源可以归纳为三个：首先是元器件、PCB板等原材料本身有问题，其次是设计不当导致制造过程产生问题，最后在制造、生产测试过程中缺乏严格的控制和优化也会带来问题。”

　　针对原材料问题，Sammy Yi进一步解释道，典型的元器件问题是其电气许可范围(tolerance)比较差，或者本身的电气和封装可靠性差，这很容易导致在回流焊后的PCB电气失效。他指出，一些存放时间过久的芯片，特别是含有机封装材料的BGA产品还容易产生封装材料之间、封装衬底和芯片等的脱离(delamination)以及电镀层氧化等问题。北京柏瑞安科技有限责任公司技术总监陈希立也注意到这个问题，他举例说：“库存时间过长(超过2～3年)的芯片在组装时的一个主要问题是水气和潮湿。如果仓库的温度湿度长期控制不当，水分子会渗透芯片的塑封保护层，同时引脚也会产生氧化。这些问题在回流焊时会导致芯片塑封材料的细微裂缝或变形，同时也可能产生可焊性问题，导致虚焊或假焊，这些都将最终反映在PCB的电气性能测试上，使得合格率下降或测试不稳定。”

　　有关设计的影响，Sammy Yi认为设计不当造成问题的种类很多，他以焊盘设计为例解释道：“典型焊盘形状和尺寸设计都有可能影响PCB的电气性能，同时，阻焊膜(Solder Mask)的设计精度、厚度也会产生影响。对于手机底板这样小型高密度的产品要求焊盘越小越好，但从制造角度来看，大的焊盘比较可取，因此必须在此找到折衷或优化的设计方案。”

　　Sammy Yi强调，目前业界还没有一个统一的标准可以指导全球PCB设计工程师在可测性设计(DFT)和可制造性设计(DFM)中采用普遍的规则来避免制造和测试中PCB电气损坏。“不同厂商、甚至同一厂商不同工厂的工程师都在依据个人的经验和理解来从事DFT/DFM，很多情况下也没有数据来支持其设计观点。不过这种情况目前正在改善，伟创力在数年前开始致力于统一公司内部的DFT/DFM设计和评估规则，并形成了eFlex这样一个标准并已经注册，这使得我们在全球的设计工程师可以用同一个标准衡量各自的设计，同时可以在全球不同的制造工厂去实现同一个设计。”他介绍道。

　　对于PCB生产制造中引入的问题，Sammy Yi认为最容易引起后续电气故障的生产工序是焊膏印刷，同时回流焊也会引起一些问题。他解释说：“业界的经验表明，绝大多数短路、开路、虚焊等问题是在焊膏印刷时造成的，而短路、开路、虚焊等又是PCB电气故障的主要表现形式。因此，目前厂商也越来越倾向于在焊膏印刷后直接进行AOI检验，而不是拖到回流焊以后才进行。当然，AOI被普遍采用的另一个原因是因为高密度PCB已成为一种趋势，使用在线测试变得越来越困难。”

　　Sammy Yi：我们必须提醒每个人ESD这种潜在而真实的危险，使得这一无形杀手变得有形。

　　柏瑞安科技的陈希立根据其观察认为，PCB上的电路受静电(ESD)和回流焊热应力冲击导致电气损坏是两个主要问题，其它电气损坏则是由于操作员误操作造成的。“这些问题往往从表面上看无从察觉，必须通过电性能测试才能了解，当然，电性能测试本身也可能会引进某种电气损坏。如测试时一些板子的上电顺序控制不当、或测试时间过长等也会造成特定芯片的损坏。尽管理论上生产和测试设备良好的电器接地保护措施可以避免这些问题，但实际上，这类问题总是存在的。”他分析道。

　　遏制ESD的六条基本原则

　　因ESD造成PCB损坏其实在PCB制造和测试的所有阶段都有可能发生，伟创力的Sammy Yi将ESD称为无形杀手。由于包括我们人体在内的几乎一切物质都是由带正电的原子核和带负电的电子组成的，ESD的问题也就无处不在。当人们走过未经处理的聚乙烯基地毯时，人体可以带上250至1,2000伏静电，而在操作台上移动普通的塑料袋也会带上1,200到20,000伏高压静电。在3,000V以上你可能有被电击的感觉，而大多数情况下你却毫无察觉。

　　对于PCB上的元器件，MOSFET受静电影响的范围在100～200伏、场效应管为140～10,000伏、CMOS：250～2,000伏、肖特基二极管和TTL电路：300～2,500伏、双极型晶体管：380～10,000伏。由此可见，人们的一些日常举动引发的静电对大多数半导体芯片都可能产生危害，而且这种危害经常在不知不觉中发生。柏瑞安科技技术总监陈希立举例说：“作为一个合同加工厂商，我们会处理类型广泛的PCB，我们发现不同种类的PCB以及PCB上的芯片和元器件对ESD的敏感程度很不一样。曾经有一批PCB，由于采用不具备静电保护电路设计的芯片，结果有接近10%的产品不合格，在采取相应的保护措施后，不合格率降低到了0.9%。”陈希立发现，对缺乏静电保护电路设计的芯片，问题最可能在一些手工操作时(例如PCB目检或特殊器件的手工贴装等)被引入，因此操作工作台和操作员的防静电措施是很必要的。

　　有关ESD造成的损失，对单块PCB可能带来的直接损失少则几毛钱多则成百上千元，这还不包括被浪费的加工时间。当考虑维修和返工、额外的运费等因素，静电造成的损失将非常可观。尽管在过去的20年里，全球电子制造厂商已经为防范静电危害投入了大量的努力，但今天它还在对产品的合格率和可靠性产生负面的影响。业内专家估计，在导致电子产品损坏的各种因素中，按制造环境的差异，静电占了8%到33%(表1)。也有人估计，静电每年给电子工业带来的损失高达数十亿美元。

　　为此国际静电防护协会推荐业界采取6个原则来降低ESD带来的损失，该协会称，尽管完全控制ESD危害可能是一项不可企及的使命，但如果我们能够注重这6项基本原则，在工厂中制定并执行静电保护的工作就会变得较为顺利。这6个原则是：

　　1.采用防静电设计。PCB设计时尽量选用对静电不敏感或电气容差大的元器件和材料，可以考虑在芯片级、板级或系统级增加保护措施，同时注意组装过程中的潜在影响。不过，今天的设计工程师还面临一种两难抉择：先进的PCB要求采用尺寸更小、电压更低的元器件和芯片，但这些元器件和芯片对静电的免疫力却更差。

　　2.根据制造环境制定静电控制计划。ANSI/ESD S20.20标准要求根据产品对静电的敏感程度制度相应的控制计划，例如如何在100伏人体静电模型(HBM)条件下规划防静电措施等。

　　3.定义并标出静电防范区域。在这个区域里，制造商应该对所有的设备、材料、人员实施接地保护措施。这里了解真正的“地”是很重要的，不可靠的接地反而会带来更多的问题甚至造成设备和人员的伤害。

　　4.防止静电的产生和累积。“没有电荷就没有放电”这是一个显然的事实，适当采用工艺和操作中使用的材料是防止静电产生和累积的关键，工作环境的等电位或零电位也有助于防止静电的生成。

　　表1：电子制造业静电损害非正式统计(来源：Stephen Halperin《静电控制指导手册》)

　　5.静电驱散和中和。由于不能完全保证静电不产生和不累积，剩下的就只能是驱散和中和已经累积起来的静电。在制造环境下，防ESD地板、防ESD手腕和脚腕导电带、静电防护工衣、负离子发生器等都是这种努力的一部分。

　　6.保护加工好的产品。这是最后一条基本原则也是我们最终的目的所在，包括在制造过程中对PCB本身采用接地保护等措施以及在成品包装中采用防ESD的包装材料等。

　　对于ESD控制，伟创力技术开发副总裁Sammy Yi的评论中肯而点明要害，他表示：“ESD是一个无形的杀手，我们必须在生产制造领域的每一个场所时时提醒每个工作人员(包括工程师、技术员、操作员和各级管理人员)这种潜在而真实的危险，使得这一无形杀手变得有形。”

　　电压芯片使电气保护面临新挑战

　　国际静电防护协会推荐6个原则的第一条提到了采用低压器件和芯片使得PCB设计工程师面临较大的难题，对此泰瑞达PCB组装测试部高级技术专家Alan Albee解释道：“过去10年来世界主要的半导体供应商一直在致力于使芯片的操作电压稳步下降。今天，英特尔公司的奔腾芯片组就采用了多达4组的低电压，这一发展使得PCB在测试时更容易受到电气损伤，从而对传统的生产测试提出了挑战。”

　　以PCB加电测试中广泛采用的背向驱动为例，测试设备通常提供600毫安低阻抗驱动电流，迫使PCB上特定的测试节点在短时间里被固定在某一逻辑电压水平上，以便测试系统可以验证PCB板是否可以通过特定的“测试向量”来决定被测板子功能是否合格。Albee认为这种方法在过去20年来一直是成功的，不过随着低压芯片的流行，传统PCB在线测试设备由于电压和电流精度不足的问题，已经不能很好满足生产测试的需要了。“例如，传统的测试驱动电路简单地采用一对驱动线，在没有负载的情况下，可以提供输出阻抗5欧姆、误差在150毫伏左右的驱动电压，而测试电路的误差在300毫伏上下，这种情形对测试5伏以上的芯片并没有太大问题。不过，当芯片工作电压在1.2伏时，上述误差将是不可接受的。因为除了造成测试不准确外，更糟的是大误差电压还可能在背向驱动时导致芯片暂时或永久损坏。另外，简单的驱动电路在有负载时输出阻抗会上升，使实际输出电压上升，同时误差也加大，这样情况将变得更糟。”他举例说。

　　在物理机制上，Albee所说的大误差电压或电流如果过长时间作用在芯片上，将导致芯片物理性损伤，其中包括栅氧化层击穿、静电放电二极管过应力和CMOS死锁。他进一步解释道：“晶体管的工作电压越低，栅氧化层的厚度也越薄，这使得它更容易被过电压击穿。这种芯片失效模式被称为“依赖时间的介质击穿”(TDDB)，这是一种涉及测试时间、温度、电压和氧化层的综合效应。另外，当测试通过的反向驱动电流超过标准时会发生静电放电二极管过应力。一些芯片供应商要求流经静电保护二极管的电流不得超过100毫安，否则就可能造成损害，而且这种损害往往还会逃过生产测试，从而在最终电子产品中留下隐患。这种隐患轻则降低产品使用性能，重则可能导致灾难。CMOS死锁发生的原因是因为输入端有迅速上升或下降的大电压跳变，使MOS晶体管形成PNPN或NPNP形式的可控硅结构，产生低阻、大电流放电通道，其电流强度足以永久性地破坏芯片。”

　　Albee介绍说，面对这一新的问题，PCB制造商的选择要么是在测试时采用带测试保护功能的低电压测试技术(相应产品已经面市)，要么干脆放弃在线测试或以AOI和AXI来部分代替电测试。但额外产生的新问题是电性能真有问题的PCB可能会流入后续工艺，而AOI/AXI却不能完全取代电测试。作者：倪兆明